目前電子器材用于各類電子設備和系統仍然以印制電路闆爲主要裝配方式。實踐證明，即使電路原理圖設計正确，印制電路闆設計不當，也會對電子設備的可靠性産生不利影響。例如，如果印制闆兩條細平行線靠得很近，則會形成信号波形的延遲，在傳輸線的終端形成反射噪聲。因此，在設計印制電路闆的時候，應注意采用正确的方法。

一、 地線設計

在電子設備中，接地是控制幹擾的重要方法。如能将接地和屏蔽正确結合起來使用，可解決大部分幹擾問題。電子設備中地線結構大緻有系統地、機殼地（屏蔽地）、數字地（邏輯地）和模拟地等。在地線設計中應注意以下幾點：

1. 正确選擇單點接地與多點接地

低頻電路中，信号的工作頻率小于1MHz，它的布線和器件間的電感影響較小，而接地電路形成的環流對幹擾影響較大，因而應采用一點接地。當信号工作頻率大于10MHz時，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在1～10MHz時，如果采用一點接地，其地線長度不應超過波長的1/20，否則應采用多點接地法。

2. 将數字電路與模拟電路分開

電路闆上既有高速邏輯電路，又有線性電路，應使它們盡量分開，而兩者的地線不要相混，分别與電源端地線相連。要盡量加大線性電路的接地面積。

3. 盡量加粗接地線

若接地線很細，接地電位則随電流的變化而變化，緻使電子設備的定時信号電平不穩，抗噪聲性能變壞。因此應将接地線盡量加粗，使它能通過三位于印制電路闆的允許電流。如有可能，接地線的寬度應大于3mm。

4. 将接地線構成閉環路

設計隻由數字電路組成的印制電路闆的地線系統時，将接地線做成閉環路可以明顯的提高抗噪聲能力。其原因在于：印制電路闆上有很多集成電路元件，尤其遇有耗電多的元件時，因受接地線粗細的限制，會在地結上産生較大的電位差，引起抗噪聲能力下降，若将接地結構成環路，則會縮小電位差值，提高電子設備的抗噪聲能力。

二、電磁兼容性設計

　　電磁兼容性是指電子設備在各種電磁環境中仍能夠協調、有效地進行工作的能力。電磁兼容性設計的目的是使電子設備既能抑制各種外來的幹擾，使電子設備在特定的電磁環境中能夠正常工作，同時又能減少電子設備本身對其它電子設備的電磁幹擾。

1. 選擇合理的導線寬度由于瞬變電流在印制線條上所産生的沖擊幹擾主要是由印制導線的電感成分造成的，因此應盡量減小印制導線的電感量。印制導線的電感量與其長度成正比，與其寬度成反比，因而短而精的導線對抑制幹擾是有利的。時鍾引線、行驅動器或總線驅動器的信号線常常載有大的瞬變電流，印制導線要盡可能地短。對于分立元件電路，印制導線寬度在1.5mm左右時，即可完全滿足要求；對于集成電路，印制導線寬度可在0.2～1.0mm之間選擇。

2. 采用正确的布線策略采用平等走線可以減少導線電感，但導線之間的互感和分布電容增加，如果布局允許，最好采用井字形網狀布線結構，具體做法是印制闆的一面橫向布線，另一面縱向布線，然後在交叉孔處用金屬化孔相連。爲了抑制印制闆導線之間的串擾，在設計布線時應盡量避免長距離的平等走線，盡可能拉開線與線之間的距離，信号線與地線及電源線盡可能不交叉。在一些對幹擾十分敏感的信号線之間設置一根接地的印制線，可以有效地抑制串擾。

爲了避免高頻信号通過印制導線時産生的電磁輻射，在印制電路闆布線時，還應注意以下幾點：

●盡量減少印制導線的不連續性，例如導線寬度不要突變，導線的拐角應大于90度禁止環狀走線等。

●時鍾信号引線最容易産生電磁輻射幹擾，走線時應與地線回路相靠近，驅動器應緊挨着連接器。

●總線驅動器應緊挨其欲驅動的總線。對于那些離開印制電路闆的引線，驅動器應緊緊挨着連接器。

●數據總線的布線應每兩根信号線之間夾一根信号地線。最好是緊緊挨着最不重要的地址引線放置地回路，因爲後者常載有高頻電流。

●在印制闆布置高速、中速和低速邏輯電路時，應按照圖1的方式排列器件。

3.抑制反射幹擾爲了抑制出現在印制線條終端的反射幹擾，除了特殊需要之外，應盡可能縮短印制線的長度和采用慢速電路。必要時可加終端匹配，即在傳輸線的末端對地和電源端各加接一個相同阻值的匹配電阻。根據經驗，對一般速度較快的TTL電路，其印制線條長于10cm以上時就應采用終端匹配措施。匹配電阻的阻值應根據集成電路的輸出驅動電流及吸收電流的最大值來決定。

三、去耦電容配置

　　在直流電源回路中，負載的變化會引起電源噪聲。例如在數字電路中，當電路從一個狀态轉換爲另一種狀态時，就會在電源線上産生一個很大的尖峰電流，形成瞬變的噪聲電壓。配置去耦電容可以抑制因負載變化而産生的噪聲，是印制電路闆的可靠性設計的一種常規做法，配置原則如下：

●電源輸入端跨接一個10～100uF的電解電容器，如果印制電路闆的位置允許，采用100uF以上的電解電容器的抗幹擾效果會更好。

●爲每個集成電路芯片配置一個0.01uF的陶瓷電容器。如遇到印制電路闆空間小而裝不下時，可每4～10個芯片配置一個1～10uF钽電解電容器，這種器件的高頻阻抗特别小，在500kHz～20MHz範圍内阻抗小于1Ω，而且漏電流很小（0.5uA以下）。

●對于噪聲能力弱、關斷時電流變化大的器件和ROM、RAM等存儲型器件，應在芯片的電源線（Vcc）和地線（GND）間直接接入去耦電容。

●去耦電容的引線不能過長，特别是高頻旁路電容不能帶引線。

四、印制電路闆的尺寸與器件的布置

　　印制電路闆大小要适中，過大時印制線條長，阻抗增加，不僅抗噪聲能力下降，成本也高；過小，則散熱不好，同時易受臨近線條幹擾。

在器件布置方面與其它邏輯電路一樣，應把相互有關的器件盡量放得靠近些，這樣可以獲得較好的抗噪聲效果。如圖2所示。時種發生器、晶振和 CPU的時鍾輸入端都易産生噪聲，要相互靠近些。易産生噪聲的器件、小電流電路、大電流電路等應盡量遠離邏輯電路，如有可能，應另做電路闆，這一點十分重要

五、熱設計

　　從有利于散熱的角度出發，印制版最好是直立安裝，闆與闆之間的距離一般不應小于2cm，而且器件在印制版上的排列方式應遵循一定的規則：

·對于采用自由對流空氣冷卻的設備，最好是将集成電路（或其它器件）按縱長方式排列，如圖3示；對于采用強制空氣冷卻的設備，最好是将集成電路（或其它器件）按橫長方式排列，如圖4所示。

·同一塊印制闆上的器件應盡可能按其發熱量大小及散熱程度分區排列，發熱量小或耐熱性差的器件（如小信号晶體管、小規模集成電路、電解電容等）放在冷卻氣流的最上流（入口處），發熱量大或耐熱性好的器件（如功率晶體管、大規模集成電路等）放在冷卻氣流最下遊。

·在水平方向上，大功率器件盡量靠近印制闆邊沿布置，以便縮短傳熱路徑；在垂直方向上，大功率器件盡量靠近印制闆上方布置，以便減少這些器件工作時對其它器件溫度的影響。

·對溫度比較敏感的器件最好安置在溫度最低的區域（如設備的底部），千萬不要将它放在發熱器件的正上方，多個器件最好是在水平面上交錯布局。

·設備内印制闆的散熱主要依靠空氣流動，所以在設計時要研究空氣流動路徑，合理配置器件或印制電路闆。空氣流動時總是趨向于阻力小的地方流動，所以在印制電路闆上配置器件時，要避免在某個區域留有較大的空域。整機中多塊印制電路闆的配置也應注意同樣的問題。

大量實踐經驗表明，采用合理的器件排列方式，可以有效地降低印制電路的溫升，從而使器件及設備的故障率明顯下降。

以上所述隻是印制電路闆可靠性設計的一些通用原則，印制電路闆可靠性與具體電路有着密切的關系，在設計中不還需根據具體電路進行相應處理，才能最大程度地保證印制電路闆的可靠性。

六、産品騷擾的抑制方案

1   接地1.1 設備的信号接地

目的：爲設備中的任何信号提供一個公共的參考電位。

方式：設備的信号接地系統可以是一塊金屬闆。

1.2 基本的信号接地方式

有三種基本的信号接地方式：浮地、單點接地、多點接地。

1.2.1 浮地    目的：使電路或設備與公共地線可能引起環流的公共導線隔離起來，浮地還使不同電位的電路之間配合變得容易。    缺點：容易出現靜電積累引起強烈的靜電放電。    折衷方案：接入洩放電阻。

1.2.2 單點接地    方式：線路中隻有一個物理點被定義爲接地參考點，凡需要接地均接于此。    缺點：不适宜用于高頻場合。

1.2.3 多點接地    方式：凡需要接地的點都直接連到距它最近的接地平面上，以便使接地線長度爲最短。    缺點：維護較麻煩。

1.2.4 混合接地    按需要選用單點及多點接地。

1.3 信号接地線的處理（搭接）

搭接是在兩個金屬點之間建立低阻抗的通路。

分直接搭接、間接搭接方式。

無論哪一種搭接方式，最重要的是強調搭接良好。

1.4 設備的接地（接大地）

設備與大地連在一起，以大地爲參考點，目的：

1）  實現設備的安全接地

2）  洩放機箱上所積累的電荷，避免設備内部放電。

3）  接高設備工作的穩定性，避免設備對大地的電位在外界電磁環境作用下發生的變化。

1.5 拉大地的方法和接地電阻   接地棒。

1.6 電氣設備的接地

例2   屏蔽2.1 電場屏蔽2.1.1 電場屏蔽的機理    分布電容間的耦合                            

處理方法：

1）  增大A、B距離。

2）  B盡量貼近接地闆。

3）A、B間插入金屬屏蔽闆。

2.1.2 電場屏蔽設計重點：

1）  屏蔽闆程控受保護物；屏蔽闆接地必須良好。

2）  注意屏蔽闆的形狀。

3）  屏蔽闆以良好導體爲好，厚度無要求，強度要足夠。

2.2 磁場屏蔽

2.2.1 磁場屏蔽的機理

高導磁材料的低磁阻起磁分路作用，使屏蔽體内的磁場大大降低。

2.2.2 磁場屏蔽設計重點

1）  選用高導磁率材料。

2）  增加屏蔽體的壁厚。

3）  被屏蔽物不要緊靠屏蔽體。

4）  注意結構設計。

5）  對強用雙層磁屏蔽體。

2.3  電磁場屏蔽的機理

1）  表面的反射。

2）  屏蔽體内部的吸收。

2.3.2 材料對電磁屏蔽的效果

2.4 實際的電磁屏蔽體

七、産品内部的電磁兼容性設計

1 印刷電路闆設計中的電磁兼容性

1.1 印刷線路闆中的公共阻抗耦合問題      數字地與模拟地分開，地線加寬。

1.2 印刷線路闆的布局

※對高速、中速和低速混用時，注意不同的布局區域。

※對低模拟電路和數字邏輯要分離。

1.3 印刷線路闆的布線（單面或雙面闆）

※專用零伏線，電源線的走線寬度≥1mm。

※電源線和地線盡可能靠近，整塊印刷闆上的電源與地要呈“井”字形分布，以便使分布線電流達到均衡。

※要爲模拟電路專門提供一根零伏線。

※爲減少線間串擾，必要時可增加印刷線條間距離，在意安插一些零伏線作爲線間隔離。

※印刷電路的插頭也要多安排一些零伏線作爲線間隔離。

※特别注意電流流通中的導線環路尺寸。

※如有可能在控制線（于印刷闆上）的入口處加接R-C去耦，以便消除傳輸中可能出現的幹擾因素。

※印刷弧上的線寬不要突變，導線不要突然拐角(≥90度)。

1.4 對在印刷線路闆上使用邏輯電路有益建議

※凡能不用高速邏輯電路的就不用。

※在電源與地之間加去耦電容。

※注意長線傳輸中的波形畸變。

※用R-S觸發的作按鈕與電子線路之間配合的緩沖。

1.4.1 邏輯電路工作時，所引入的電源線幹擾及抑制方法

1.4.2 邏輯電路輸出波形傳輸中的畸變問題

1.4.3 按鈕操作與電子線路工作的配合問題

1.5 印刷線路闆的互連      主要是線間串擾，影響因素：

※直角走線

※屏蔽線

※阻抗匹配

※長線驅動

2 開關電源設計中的電磁兼容性

2.1 開關電源對電網傳導的騷擾與抑制

騷擾來源：

①非線性流。

②初級電路中功率晶體管外殼與散熱器之間的容光煥發性耦合在電源輸入端産生的傳導共模噪聲。

抑制方法：

①對開關電壓波形進行“修整”。

②在晶體管與散熱器之間加裝帶屏蔽層的絕緣墊片。

③在市電輸入電路中加接電源濾波器。

2.2 開關電源的輻射騷擾與抑制

注意輻射騷擾與抑制

抑制方法：

①盡可能地減小環路面積。

②印刷線路闆上正負載流導體的布局。

③在次線整流回路中使用軟恢複二極管或在二極管上并聯聚酯薄膜電容器。

④對晶體管開關波形進行“修整”。

2.3 輸出噪聲的減小

原因是二極管反向電流陡變及回路分布電感。二極管結電容等形成高頻衰減振蕩，而濾波電容的等效串聯電感又削弱了濾波的作用，因此在輸出改波中出現尖峰幹擾解決辦法是加小電感和高頻電容。

3 設備内部的布線

3.1 線間電磁耦合現象及抑制方法

對磁場耦合：

①減小幹擾和敏感電路的環路面積最好辦法是使用雙絞線和屏蔽線。

②增大線間距離（使互感減小）。

③盡可有使幹擾源線路與受感應線路呈直角布線。

對電容耦合：

①增大線間距離。

②屏蔽層接地。

③降低敏感線路的輸入阻抗。

④如有可能在敏感電路采用平衡線路作輸入，利用平衡線路固有的共模抑制能力克服幹擾源對敏感線路的幹擾。

3.2 一般的布線方法：

按功率分類，不同分類的導線應分别捆紮，分開敷設的線束間距離應爲50～75mm。

4 屏蔽電纜的接地

4.1 常用的電纜

※雙絞線在低于100KHz下使用非常有效，高頻下因特性阻抗不均勻及由此造成的波形反射而受到限制。

※帶屏蔽的雙絞線，信号電流在兩根内導線上流動，噪聲電流在屏蔽層裏流動，因此消除了公共阻抗的耦合，而任何幹擾将同時感應到兩根導線上，使噪聲相消。

※非屏蔽雙絞線抵禦靜電耦合的能力差些。但對防止磁場感應仍有很好作用。非屏蔽雙絞線的屏蔽效果與單位長度的導線扭絞次數成正比。

※同軸電纜有較均勻的特性阻抗和較低的損耗，使從真流到甚高頻都有較好特性。

※無屏蔽的帶狀電纜。

最好的接線方式是信号與地線相間，稍次的方法是一根地、兩根信号再一根地依次類推，或專用一塊接地平闆。

4.2 電纜線屏蔽層的接地

總之，将負載直接接地的方式是不合适的，這是因爲兩端接地的屏蔽層爲磁感應的地環路電流提供了分流，使得磁場屏蔽性能下降。

4.3 電纜線的端接方法

在要求高的場合要爲内導體提供360°的完整包裹，并用同軸接頭來保證電場屏蔽的完整性。

5 對靜電的防護

靜電放電可通過直接傳導，電容耦合和電感耦合三種方式進入電子線路。

直接對電路的靜電放電經常會引起電路的損壞，對鄰近物體的放電通過電容或電感耦合，會影響到電路工作的穩定性。

防護方法：

①建立完善的屏蔽結構，帶有接地的金屬屏蔽殼體可将放電電流釋放到地。

②金屬外殼接地可限制外殼電位的升高，造成内部電路與外殼之間的放電。

③内部電路如果要與金屬外殼相連時，要用單點接地，防止放電電流流過内部電路。

④在電纜入口處增加保護器件。

⑤在印刷闆入口處增加保護環（環與接地端相連）。

6 設備内部開關接點的處理

6.1 開關斷開過程中瞬變幹擾形成

6.2 幹擾的抑制措施

6.2.1 對被切換電感負載的處理

6.2.2 對開關觸點的處理

八、如何提高電子産品的抗幹擾能力和電磁兼容性

在研制帶處理器的電子産品時，如何提高抗幹擾能力和電磁兼容性？

1、下面的一些系統要特别注意抗電磁幹擾：

(1)  微控制器時鍾頻率特别高，總線周期特别快的系統。

(2)  系統含有大功率，大電流驅動電路，如産生火花的繼電器，大電流開關等。

(3)  含微弱模拟信号電路以及高精度A/D變換電路的系統。

2、爲增加系統的抗電磁幹擾能力采取如下措施：

(1)  選用頻率低的微控制器：    選用外時鍾頻率低的微控制器可以有效降低噪聲和提高系統的抗幹擾能力。同樣頻率的方波和正弦波，方波中的高頻成份比正弦波多得多。雖然方波的高頻成份的波的幅度，比基波小，但頻率越高越容易發射出成爲噪聲源，微控制器産生的最有影響的高頻噪聲大約是時鍾頻率的3倍。

(2)  減小信号傳輸中的畸變：  微控制器主要采用高速CMOS技術制造。信号輸入端靜态輸入電流在1mA左右，輸入電容10PF 左右，輸入阻抗相當高，高速CMOS電路的輸出端都有相當的帶載能力，即相當大的輸出值，将一個門的輸出端通過一段很長線引到輸入阻抗相當高的輸入端，反射問題就很嚴重，它會引起信号畸變，增加系統噪聲。當Tpd＞Tr時，就成了一個傳輸線問題，必須考慮信号反射，阻抗匹配等問題。

信号在印制闆上的延遲時間與引線的特性阻抗有關，即與印制線路闆材料的介電常數有關。可以粗略地認爲，信号在印制闆引線的傳輸速度，約爲光速的1/3到1/2之間。微控制器構成的系統中常用邏輯電話元件的Tr（标準延遲時間）爲3到18ns之間。

在印制線路闆上，信号通過一個7W的電阻和一段25cm長的引線，線上延遲時間大緻在4~20ns之間。也就是說，信号在印刷線路上的引線越短越好，最長不宜超過25cm。而且過孔數目也應盡量少，最好不多于2個。

當信号的上升時間快于信号延遲時間，就要按照快電子學處理。此時要考慮傳輸線的阻抗匹配，對于一塊印刷線路闆上的集成塊之間的信号傳輸，要避免出現Td＞Trd的情況，印刷線路闆越大系統的速度就越不能太快。  用以下結論歸納印刷線路闆設計的一個規則：  信号在印刷闆上傳輸，其延遲時間不應大于所用器件的标稱延遲時間。

(3)  減小信号線間的交叉幹擾：    A點一個上升時間爲Tr的階躍信号通過引線AB傳向B端。信号在AB線上的延遲時間是 Td。在D點，由于A點信号的向前傳輸，到達B點後的信号反射和AB線的延遲，Td時間以後會感應出一個寬度爲Tr的頁脈沖信号。在C點，由于AB上信号的傳輸與反射，會感應出一個寬度爲信号在AB線上的延遲時間的兩倍，即2Td的正脈沖信号。這就是信号間的交叉幹擾。幹擾信号的強度與C點信号的 di/at有關，與線間距離有關。當兩信号線不是很長時，AB上看到的實際是兩個脈沖的叠加。

CMOS工藝制造的微控制由輸入阻抗高，噪聲高，噪聲容限也很高，數字電路是叠加100~200mv噪聲并不影響其工作。若圖中AB線是一模拟信号，這種幹擾就變爲不能容忍。如印刷線路闆爲四層闆，其中有一層是大面積的地，或雙面闆，信号線的反面是大面積的地時，這種信号間的交叉幹擾就會變小。原因是，大面積的地減小了信号線的特性阻抗，信号在D端的反射大爲減小。特性阻抗與信号線到地間的介質的介電常數的平方成反比，與介質厚度的自然對數成正比。若AB線爲一模拟信号，要避免數字電路信号線CD對AB的幹擾，AB線下方要有大面積的地，AB線到CD線的距離要大于AB線與地距離的 2~3倍。可用局部屏蔽地，在有引結的一面引線左右兩側布以地線。

(4)  減小來自電源的噪聲：    電源在向系統提供能源的同時，也将其噪聲加到所供電的電源上。電路中微控制器的複位線，中斷線，以及其它一些控制線最容易受外界噪聲的幹擾。電網上的強幹擾通過電源進入電路，即使電池供電的系統，電池本身也有高頻噪聲。模拟電路中的模拟信号更經受不住來自電源的幹擾。

(5)  注意印刷線闆與元器件的高頻特性：    在高頻情況下，印刷線路闆上的引線，過孔，電阻、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻産生對高頻信号的反射，引線的分布電容會起作用，當長度大于噪聲頻率相應波長的1/20 時，就産生天線效應，噪聲通過引線向外發射。  印刷線路闆的過孔大約引起0.6pf的電容。  一個集成電路本身的封裝材料引入2~6pf電容。    一個線路闆上的接插件，有520nH的分布電感。一個雙列直扡的24引腳集成電路扡座，引入4~18nH的分布電感。    這些小的分布參數對于這行較低頻率下的微控制器系統中是可以忽略不計的；而對于高速系統必須予以特别注意。

(6)  元件布置要合理分區：    元件在印刷線路闆上排列的位置要充分考慮抗電磁幹擾問題，原則之一是各部件之間的引線要盡量短。在布局上，要把模拟信号部分，高速數字電路部分，噪聲源部分（如繼電器，大電流開關等）這三部分合理地分開，使相互間的信号耦合爲最小。G  處理好接地線  印刷電路闆上，電源線和地線最重要。克服電磁幹擾，最主要的手段就是接地。

對于雙面闆，地線布置特别講究，通過采用單點接地法，電源和地是從電源的兩端接到印刷線路闆上來的，電源一個接點，地一個接點。印刷線路闆上，要有多個返回地線，這些都會聚到回電源的那個接點上，就是所謂單點接地。所謂模拟地、數字地、大功率器件地開分，是指布線分開，而最後都彙集到這個接地點上來。與印刷線路闆以外的信号相連時，通常采用屏蔽電纜。對于高頻和數字信号，屏蔽電纜兩端都接地。低頻模拟信号用的屏蔽電纜，一端接地爲好。

對噪聲和幹擾非常敏感的電路或高頻噪聲特别嚴重的電路應該用金屬罩屏蔽起來。

(7)  用好去耦電容：    好的高頻去耦電容可以去除高到1GHZ的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。設計印刷線路闆時，每個集成電路的電源，地之間都要加一個去耦電容。去耦電容有兩個作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開門關門瞬間的充放電能；另一方面旁路掉該器件的高頻噪聲。數字電路中典型的去耦電容爲0.1uf的去耦電容有5nH分布電感，它的并行共振頻率大約在7MHz左右，也就是說對于10MHz以下的噪聲有較好的去耦作用，對40MHz以上的噪聲幾乎不起作用。

1uf，10uf電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進入印刷闆的地方和一個1uf或10uf 的去高頻電容往往是有利的，即使是用電池供電的系統也需要這種電容。    每10片左右的集成電路要加一片充放電電容，或稱爲蓄放電容，電容大小可選 10uf。最好不用電解電容，電解電容是兩層溥膜卷起來的，這種卷起來的結構在高頻時表現爲電感，最好使用膽電容或聚碳酸醞電容。

去耦電容值的選取并不嚴格，可按C=1/f計算；即10MHz取0.1uf，對微控制器構成的系統，取0.1~0.01uf之間都可以。

3、降低噪聲與電磁幹擾的一些經驗。

(1) 能用低速芯片就不用高速的，高速芯片用在關鍵地方。

(2) 可用串一個電阻的辦法，降低控制電路上下沿跳變速率。

(3) 盡量爲繼電器等提供某種形式的阻尼。

(4) 使用滿足系統要求的最低頻率時鍾。

(5) 時鍾産生器盡量靠近到用該時鍾的器件。石英晶體振蕩器外殼要接地

(6) 用地線将時鍾區圈起來，時鍾線盡量短。

(7)I/O驅動電路盡量靠近印刷闆邊，讓其盡快離開印刷闆。對進入印制闆的信号要加濾波，從高噪聲區來的信号也要加濾波，同時用串終端電阻的辦法，減小信号反射。

(8) MCD無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。

(9) 閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。

(10)印制闆盡量使用45折線而不用90折線布線以減小高頻信号對外的發射與耦合。

(11)印制闆按頻率和電流開關特性分區，噪聲元件與非噪聲元件要距離再遠一些。

(12)單面闆和雙面闆用單點接電源和單點接地、電源線、地線盡量粗，經濟是能承受的話用多層闆以減小電源，地的容生電感。

(13)時鍾、總線、片選信号要遠離I/O線和接插件。

(14)模拟電壓輸入線、參考電壓端要盡量遠離數字電路信号線，特别是時鍾。

(15)對A/D類器件，數字部分與模拟部分甯可統一下也不要交叉。

(16)時鍾線垂直于I/O線比平行I/O線幹擾小，時鍾元件引腳遠離I/O電纜。

(17)元件引腳盡量短，去耦電容引腳盡量短。

(18)關鍵的線要盡量粗，并在兩邊加上保護地。高速線要短要直。

(19)對噪聲敏感的線不要與大電流，高速開關線平行。

(20)石英晶體下面以及對噪聲敏感的器件下面不要走線。

(21)弱信号電路，低頻電路周圍不要形成電流環路。

(22)任何信号都不要形成環路，如不可避免，讓環路區盡量小。

(23)每個集成電路一個去耦電容。每個電解電容邊上都要加一個小的高頻旁路電容。

(24)用大容量的钽電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時，外殼要接地。