第一篇  PCB布線(xiàn)

        在PCB设计中，布線(xiàn)是完成产品设计的重要步骤，可(kě)以说前面的准备工作都是為(wèi)它而做的，在整个PCB中，以布線(xiàn)的设计过程限定最高，技巧最细、工作量最大。PCB布線(xiàn)有(yǒu)单面布線(xiàn)、双面布線(xiàn)及多(duō)层布線(xiàn)。布線(xiàn)的方式也有(yǒu)两种：自动布線(xiàn)及交互式布線(xiàn)，在自动布線(xiàn)之前，可(kě)以用(yòng)交互式预先对要求比较严格的線(xiàn)进行布線(xiàn)，输入端与输出端的边線(xiàn)应避免相邻平行，以免产生反射干扰。必要时应加地線(xiàn)隔离，两相邻层的布線(xiàn)要互相垂直，平行容易产生寄生耦合。

        自动布線(xiàn)的布通率，依赖于良好的布局，布線(xiàn)规则可(kě)以预先设定，包括走線(xiàn)的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经線(xiàn)，快速地把短線(xiàn)连通，然后进行迷宫式布線(xiàn)，先把要布的连線(xiàn)进行全局的布線(xiàn)路径优化，它可(kě)以根据需要断开已布的線(xiàn)。 并试着重新(xīn)再布線(xiàn)，以改进总體(tǐ)效果。

        对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多(duō)宝贵的布線(xiàn)通道，為(wèi)解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用(yòng)，还省出许多(duō)布線(xiàn)通道使布線(xiàn)过程完成得更加方便，更加流畅，更為(wèi)完善，PCB 板的设计过程是一个复杂而又(yòu)简单的过程，要想很(hěn)好地掌握它，还需广大電(diàn)子工程设计人员去自已體(tǐ)会， 才能(néng)得到其中的真谛。

1 電(diàn)源、地線(xiàn)的处理(lǐ)

        既使在整个PCB板中的布線(xiàn)完成得都很(hěn)好，但由于電(diàn)源、 地線(xiàn)的考虑不周到而引起的干扰，会使产品的性能(néng)下降，有(yǒu)时甚至影响到产品的成功率。所以对電(diàn)、地線(xiàn)的布線(xiàn)要认真对待，把電(diàn)、地線(xiàn)所产生的噪音干扰降到最低限度，以保证产品的质量。

        对每个从事電(diàn)子产品设计的工程人员来说都明白地線(xiàn)与電(diàn)源線(xiàn)之间噪音所产生的原因， 现只对降低式抑制噪音作以表述：

（1）、众所周知的是在電(diàn)源、地線(xiàn)之间加上去耦電(diàn)容。

（2）、尽量加宽電(diàn)源、地線(xiàn)宽度，最好是地線(xiàn)比電(diàn)源線(xiàn)宽，它们的关系是：地線(xiàn)＞電(diàn)源線(xiàn)＞信号線(xiàn)，通常信号線(xiàn)宽為(wèi)：0.2～0.3mm,最经细宽度可(kě)达0.05～0.07mm,電(diàn)源線(xiàn)為(wèi)1.2～2.5 mm

对数字電(diàn)路的PCB可(kě)用(yòng)宽的地导線(xiàn)组成一个回路, 即构成一个地网来使用(yòng)(模拟電(diàn)路的地不能(néng)这样使用(yòng))

（3）、用(yòng)大面积铜层作地線(xiàn)用(yòng),在印制板上把没被用(yòng)上的地方都与地相连接作為(wèi)地線(xiàn)用(yòng)。或是做成多(duō)层板，電(diàn)源，地線(xiàn)各占用(yòng)一层。

2 数字電(diàn)路与模拟電(diàn)路的共地处理(lǐ)

        现在有(yǒu)许多(duō)PCB不再是单一功能(néng)電(diàn)路（数字或模拟電(diàn)路），而是由数字電(diàn)路和模拟電(diàn)路混合构成的。因此在布線(xiàn)时就需要考虑它们之间互相干扰问题，特别是地線(xiàn)上的噪音干扰。

        数字電(diàn)路的频率高，模拟電(diàn)路的敏感度强，对信号線(xiàn)来说，高频的信号線(xiàn)尽可(kě)能(néng)遠(yuǎn)离敏感的模拟電(diàn)路器件，对地線(xiàn)来说，整人PCB对外界只有(yǒu)一个结点，所以必须在PCB内部进行处理(lǐ)数、模共地的问题，而在板内部数字地和模拟地实际上是分(fēn)开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。数字地与模拟地有(yǒu)一点短接，请注意，只有(yǒu)一个连接点。也有(yǒu)在PCB上不共地的，这由系统设计来决定。

3 信号線(xiàn)布在電(diàn)（地）层上

        在多(duō)层印制板布線(xiàn)时，由于在信号線(xiàn)层没有(yǒu)布完的線(xiàn)剩下已经不多(duō)，再多(duō)加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，為(wèi)解决这个矛盾，可(kě)以考虑在電(diàn)（地）层上进行布線(xiàn)。首先应考虑用(yòng)電(diàn)源层，其次才是地层。因為(wèi)最好是保留地层的完整性。

4 大面积导體(tǐ)中连接腿的处理(lǐ)

        在大面积的接地（電(diàn)）中，常用(yòng)元器件的腿与其连接，对连接腿的处理(lǐ)需要进行综合的考虑，就電(diàn)气性能(néng)而言，元件腿的焊盘与铜面满接為(wèi)好，但对元件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾電(diàn)气性能(néng)与工艺需要，做成十字花(huā)焊盘，称之為(wèi)热隔离（heat shield）俗称热焊盘（Thermal），这样，可(kě)使在焊接时因截面过分(fēn)散热而产生虚焊点的可(kě)能(néng)性大大减少。多(duō)层板的接電(diàn)（地）层腿的处理(lǐ)相同。

5 布線(xiàn)中网络系统的作用(yòng)

        在许多(duō)CAD系统中，布線(xiàn)是依据网络系统决定的。网格过密，通路虽然有(yǒu)所增加，但步进太小(xiǎo)，图场的数据量过大，这必然对设备的存贮空间有(yǒu)更高的要求，同时也对象计算机类電(diàn)子产品的运算速度有(yǒu)极大的影响。而有(yǒu)些通路是无效的，如被元件腿的焊盘占用(yòng)的或被安装孔、定们孔所占用(yòng)的等。网格过疏，通路太少对布通率的影响极大。所以要有(yǒu)一个疏密合理(lǐ)的网格系统来支持布線(xiàn)的进行。

        标准元器件两腿之间的距离為(wèi)0.1英寸(2.54mm),所以网格系统的基础一般就定為(wèi)0.1英寸(2.54 mm)或小(xiǎo)于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。

6 设计规则检查（DRC）

        布線(xiàn)设计完成后，需认真检查布線(xiàn)设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有(yǒu)如下几个方面：

（1）、線(xiàn)与線(xiàn)，線(xiàn)与元件焊盘，線(xiàn)与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理(lǐ)，是否满足生产要求。

（2）、電(diàn)源線(xiàn)和地線(xiàn)的宽度是否合适，電(diàn)源与地線(xiàn)之间是否紧耦合（低的波阻抗）？在PCB中是否还有(yǒu)能(néng)让地線(xiàn)加宽的地方。

（3）、对于关键的信号線(xiàn)是否采取了最佳措施，如長(cháng)度最短，加保护線(xiàn)，输入線(xiàn)及输出線(xiàn)被明显地分(fēn)开。

（4）、模拟電(diàn)路和数字電(diàn)路部分(fēn)，是否有(yǒu)各自独立的地線(xiàn)。

（5）后加在PCB中的图形（如图标、注标）是否会造成信号短路。

（6）对一些不理(lǐ)想的線(xiàn)形进行修改。

（7）、在PCB上是否加有(yǒu)工艺線(xiàn)？阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志(zhì)是否压在器件焊盘上，以免影响電(diàn)装质量。

（8）、多(duō)层板中的電(diàn)源地层的外框边缘是否缩小(xiǎo)，如電(diàn)源地层的铜箔露出板外容易造成短路。  

第二篇  PCB布局

        在设计中，布局是一个重要的环节。布局结果的好坏将直接影响布線(xiàn)的效果，因此可(kě)以这样认為(wèi)，合理(lǐ)的布局是PCB设计成功的第一步。

        布局的方式分(fēn)两种，一种是交互式布局，另一种是自动布局，一般是在自动布局的基础上用(yòng)交互式布局进行调整，在布局时还可(kě)根据走線(xiàn)的情况对门電(diàn)路进行再分(fēn)配，将两个门電(diàn)路进行交换，使其成為(wèi)便于布線(xiàn)的最佳布局。在布局完成后，还可(kě)对设计文(wén)件及有(yǒu)关信息进行返回标注于原理(lǐ)图，使得PCB板中的有(yǒu)关信息与原理(lǐ)图相一致，以便在今后的建档、更改设计能(néng)同步起来, 同时对模拟的有(yǒu)关信息进行更新(xīn)，使得能(néng)对電(diàn)路的電(diàn)气性能(néng)及功能(néng)进行板级验证。

--考虑整體(tǐ)美观

一个产品的成功与否，一是要注重内在质量，二是兼顾整體(tǐ)的美观，两者都较完美才能(néng)认為(wèi)该产品是成功的。

在一个PCB板上，元件的布局要求要均衡，疏密有(yǒu)序，不能(néng)头重脚轻或一头沉。

--布局的检查

印制板尺寸是否与加工图纸尺寸相符？能(néng)否符合PCB制造工艺要求？有(yǒu)无定位标记？

元件在二维、三维空间上有(yǒu)无冲突？

元件布局是否疏密有(yǒu)序，排列整齐？是否全部布完？

需经常更换的元件能(néng)否方便的更换？插件板插入设备是否方便？

热敏元件与发热元件之间是否有(yǒu)适当的距离？

调整可(kě)调元件是否方便？

在需要散热的地方，装了散热器没有(yǒu)？空气流是否通畅？

信号流程是否顺畅且互连最短？

插头、插座等与机械设计是否矛盾？

線(xiàn)路的干扰问题是否有(yǒu)所考虑？  

第三篇  高速PCB设计

（一）、電(diàn)子系统设计所面临的挑战

　　 随着系统设计复杂性和集成度的大规模提高，電(diàn)子系统设计师们正在从事100MHZ以上的電(diàn)路设计，总線(xiàn)的工作频率也已经达到或者超过50MHZ，有(yǒu)的甚至超过100MHZ。目前约50% 的设计的时钟频率超过50MHz，将近20% 的设计主频超过120MHz。

　　 当系统工作在50MHz时，将产生传输線(xiàn)效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用(yòng)高速電(diàn)路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速電(diàn)路设计技术已经成為(wèi)電(diàn)子系统设计师必须采取的设计手段。只有(yǒu)通过使用(yòng)高速電(diàn)路设计师的设计技术，才能(néng)实现设计过程的可(kě)控性。

（二）、什么是高速電(diàn)路

　　 通常认為(wèi)如果数字逻辑電(diàn)路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的電(diàn)路已经占到了整个電(diàn)子系统一定的份量（比如说１／３），就称為(wèi)高速電(diàn)路。

　　 实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果線(xiàn)传播延时大于1/2数字信号驱动端的上升时间，则认為(wèi)此类信号是高速信号并产生传输線(xiàn)效应。

       信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小(xiǎo)于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信号很(hěn)强，叠加的波形就有(yǒu)可(kě)能(néng)会改变逻辑状态。

（三）、高速信号的确定

　　 上面我们定义了传输線(xiàn)效应发生的前提条件，但是如何得知線(xiàn)延时是否大于1/2驱动端的信号上升时间？一般地，信号上升时间的典型值可(kě)通过器件手册给出，而信号的传播时间在PCB设计中由实际布線(xiàn)長(cháng)度决定。下图為(wèi)信号上升时间和允许的布線(xiàn)長(cháng)度(延时)的对应关系。　

        PCB 板上每单位英寸的延时為(wèi) 0.167ns.。但是，如果过孔多(duō)，器件管脚多(duō)，网線(xiàn)上设置的约束多(duō)，延时将增大。通常高速逻辑器件的信号上升时间大约為(wèi)0.2ns。如果板上有(yǒu)GaAs芯片，则最大布線(xiàn)長(cháng)度為(wèi)7.62mm。 

       设Tr 為(wèi)信号上升时间， Tpd 為(wèi)信号線(xiàn)传播延时。如果Tr≥4Tpd，信号落在安全區(qū)域。如果2Tpd≥Tr≥4Tpd，信号落在不确定區(qū)域。如果Tr≤2Tpd，信号落在问题區(qū)域。对于落在不确定區(qū)域及问题區(qū)域的信号，应该使用(yòng)高速布線(xiàn)方法。

（四）、什么是传输線(xiàn)

        PCB板上的走線(xiàn)可(kě)等效為(wèi)下图所示的串联和并联的電(diàn)容、電(diàn)阻和電(diàn)感结构。串联電(diàn)阻的典型值0.25-0.55 ohms/foot，因為(wèi)绝缘层的缘故，并联電(diàn)阻阻值通常很(hěn)高。将寄生電(diàn)阻、電(diàn)容和電(diàn)感加到实际的PCB连線(xiàn)中之后，连線(xiàn)上的最终阻抗称為(wèi)特征阻抗Zo。線(xiàn)径越宽，距電(diàn)源/地越近，或隔离层的介電(diàn)常数越高，特征阻抗就越小(xiǎo)。如果传输線(xiàn)和接收端的阻抗不匹配，那么输出的電(diàn)流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能(néng)量的减弱反射信号的幅度将减小(xiǎo)，直到信号的電(diàn)压和電(diàn)流达到稳定。这种效应被称為(wèi)振荡，信号的振荡在信号的上升沿和下降沿经常可(kě)以看到。

（五）、传输線(xiàn)效应

基于上述定义的传输線(xiàn)模型，归纳起来，传输線(xiàn)会对整个電(diàn)路设计带来以下效应。

· 反射信号Reflected signals

· 延时和时序错误Delay & Timing errors

· 多(duō)次跨越逻辑電(diàn)平门限错误False Switching

· 过冲与下冲Overshoot/Undershoot

· 串扰Induced Noise (or crosstalk)

· 電(diàn)磁辐射EMI radiation

5.1 反射信号

　　如果一根走線(xiàn)没有(yǒu)被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。当失真变形非常显著时可(kě)导致多(duō)种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有(yǒu)被足够考虑，EMI将显著增加，这就不单单影响自身设计结果，还会造成整个系统的失败。

        反射信号产生的主要原因：过長(cháng)的走線(xiàn)；未被匹配终结的传输線(xiàn)，过量電(diàn)容或電(diàn)感以及阻抗失配。

5.2 延时和时序错误

　　 信号延时和时序错误表现為(wèi)：信号在逻辑電(diàn)平的高与低门限之间变化时保持一段时间信号不跳变。过多(duō)的信号延时可(kě)能(néng)导致时序错误和器件功能(néng)的混乱。

　　 通常在有(yǒu)多(duō)个接收端时会出现问题。電(diàn)路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因：驱动过载，走線(xiàn)过長(cháng)。  

5.3 多(duō)次跨越逻辑電(diàn)平门限错误

        信号在跳变的过程中可(kě)能(néng)多(duō)次跨越逻辑電(diàn)平门限从而导致这一类型的错误。多(duō)次跨越逻辑電(diàn)平门限错误是信号振荡的一种特殊的形式，即信号的振荡发生在逻辑電(diàn)平门限附近，多(duō)次跨越逻辑電(diàn)平门限会导致逻辑功能(néng)紊乱。反射信号产生的原因：过長(cháng)的走線(xiàn)，未被终结的传输線(xiàn)，过量電(diàn)容或電(diàn)感以及阻抗失配。  

5.4 过冲与下冲 

        过冲与下冲来源于走線(xiàn)过長(cháng)或者信号变化太快两方面的原因。虽然大多(duō)数元件接收端有(yǒu)输入保护二极管保护，但有(yǒu)时这些过冲電(diàn)平会遠(yuǎn)遠(yuǎn)超过元件電(diàn)源電(diàn)压范围，损坏元器件。

5.5 串扰

　    串扰表现為(wèi)在一根信号線(xiàn)上有(yǒu)信号通过时，在PCB板上与之相邻的信号線(xiàn)上就会感应出相关的信号，我们称之為(wèi)串扰。

　　信号線(xiàn)距离地線(xiàn)越近，線(xiàn)间距越大，产生的串扰信号越小(xiǎo)。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。

5.6 電(diàn)磁辐射

　　 EMI(Electro-Magnetic Interference)即電(diàn)磁干扰，产生的问题包含过量的電(diàn)磁辐射及对電(diàn)磁辐射的敏感性两方面。EMI表现為(wèi)当数字系统加電(diàn)运行时，会对周围环境辐射電(diàn)磁波，从而干扰周围环境中電(diàn)子设备的正常工作。它产生的主要原因是電(diàn)路工作频率太高以及布局布線(xiàn)不合理(lǐ)。目前已有(yǒu)进行 EMI仿真的软件工具，但EMI仿真器都很(hěn)昂贵，仿真参数和边界条件设置又(yòu)很(hěn)困难，这将直接影响仿真结果的准确性和实用(yòng)性。最通常的做法是将控制EMI的各项设计规则应用(yòng)在设计的每一环节，实现在设计各环节上的规则驱动和控制。

（六）、避免传输線(xiàn)效应的方法

针对上述传输線(xiàn)问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。

6.1 严格控制关键网線(xiàn)的走線(xiàn)長(cháng)度

　　 如果设计中有(yǒu)高速跳变的边沿，就必须考虑到在PCB板上存在传输線(xiàn)效应的问题。现在普遍使用(yòng)的很(hěn)高时钟频率的快速集成電(diàn)路芯片更是存在这样的问题。解决这个问题有(yǒu)一些基本原则：如果采用(yòng)CMOS或TTL電(diàn)路进行设计，工作频率小(xiǎo)于10MHz，布線(xiàn)長(cháng)度应不大于7英寸。工作频率在50MHz布線(xiàn)長(cháng)度应不大于1.5英寸。如果工作频率达到或超过75MHz布線(xiàn)長(cháng)度应在1英寸。对于GaAs芯片最大的布線(xiàn)長(cháng)度应為(wèi)0.3英寸。如果超过这个标准，就存在传输線(xiàn)的问题。

6.2 合理(lǐ)规划走線(xiàn)的拓扑结构

　　 解决传输線(xiàn)效应的另一个方法是选择正确的布線(xiàn)路径和终端拓扑结构。走線(xiàn)的拓扑结构是指一根网線(xiàn)的布線(xiàn)顺序及布線(xiàn)结构。当使用(yòng)高速逻辑器件时，除非走線(xiàn)分(fēn)支長(cháng)度保持很(hěn)短，否则边沿快速变化的信号将被信号主干走線(xiàn)上的分(fēn)支走線(xiàn)所扭曲。通常情形下，PCB走線(xiàn)采用(yòng)两种基本拓扑结构，即菊花(huā)链(Daisy Chain)布線(xiàn)和星形(Star)分(fēn)布。

　　 对于菊花(huā)链布線(xiàn)，布線(xiàn)从驱动端开始，依次到达各接收端。如果使用(yòng)串联電(diàn)阻来改变信号特性，串联電(diàn)阻的位置应该紧靠驱动端。在控制走線(xiàn)的高次谐波干扰方面，菊花(huā)链走線(xiàn)效果最好。但这种走線(xiàn)方式布通率最低，不容易100%布通。实际设计中，我们是使菊花(huā)链布線(xiàn)中分(fēn)支長(cháng)度尽可(kě)能(néng)短，安全的長(cháng)度值应该是：Stub Delay <= Trt *0.1.

　　 例如，高速TTL電(diàn)路中的分(fēn)支端長(cháng)度应小(xiǎo)于1.5英寸。这种拓扑结构占用(yòng)的布線(xiàn)空间较小(xiǎo)并可(kě)用(yòng)单一電(diàn)阻匹配终结。但是这种走線(xiàn)结构使得在不同的信号接收端信号的接收是不同步的。

　　 星形拓扑结构可(kě)以有(yǒu)效的避免时钟信号的不同步问题，但在密度很(hěn)高的PCB板上手工完成布線(xiàn)十分(fēn)困难。采用(yòng)自动布線(xiàn)器是完成星型布線(xiàn)的最好的方法。每条分(fēn)支上都需要终端電(diàn)阻。终端電(diàn)阻的阻值应和连線(xiàn)的特征阻抗相匹配。这可(kě)通过手工计算，也可(kě)通过CAD工具计算出特征阻抗值和终端匹配電(diàn)阻值。　

　　 在上面的两个例子中使用(yòng)了简单的终端電(diàn)阻，实际中可(kě)选择使用(yòng)更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可(kě)以减少功率消耗，但只能(néng)使用(yòng)于信号工作比较稳定的情况。这种方式最适合于对时钟線(xiàn)信号进行匹配处理(lǐ)。其缺点是RC匹配终端中的電(diàn)容可(kě)能(néng)影响信号的形状和传播速度。

　　 串联電(diàn)阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用(yòng)于时间延迟影响不大的总線(xiàn)驱动電(diàn)路。　　串联電(diàn)阻匹配终端的优势还在于可(kě)以减少板上器件的使用(yòng)数量和连線(xiàn)密度。

　　 最后一种方式為(wèi)分(fēn)离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号，并且可(kě)以很(hěn)好的避免噪声。典型的用(yòng)于TTL输入信号(ACT, HCT, FAST)。

　　 此外，对于终端匹配電(diàn)阻的封装型式和安装型式也必须考虑。通常SMD表面贴装電(diàn)阻比通孔元件具有(yǒu)较低的電(diàn)感，所以SMD封装元件成為(wèi)首选。如果选择普通直插電(diàn)阻也有(yǒu)两种安装方式可(kě)选：垂直方式和水平方式。

　　 垂直安装方式中電(diàn)阻的一条安装管脚很(hěn)短，可(kě)以减少電(diàn)阻和電(diàn)路板间的热阻，使電(diàn)阻的热量更加容易散发到空气中。但较長(cháng)的垂直安装会增加電(diàn)阻的電(diàn)感。水平安装方式因安装较低有(yǒu)更低的電(diàn)感。但过热的電(diàn)阻会出现漂移，在最坏的情况下電(diàn)阻成為(wèi)开路，造成PCB走線(xiàn)终结匹配失效，成為(wèi)潜在的失败因素。  

6.3 抑止電(diàn)磁干扰的方法

　　 很(hěn)好地解决信号完整性问题将改善PCB板的電(diàn)磁兼容性(EMC)。其中非常重要的是保证PCB板有(yǒu)很(hěn)好的接地。对复杂的设计采用(yòng)一个信号层配一个地線(xiàn)层是十分(fēn)有(yǒu)效的方法。此外，使電(diàn)路板的最外层信号的密度最小(xiǎo)也是减少電(diàn)磁辐射的好方法，这种方法可(kě)采用(yòng)"表面积层"技术"Build-up"设计制做 PCB来实现。表面积层通过在普通工艺 PCB 上增加薄绝缘层和用(yòng)于贯穿这些层的微孔的组合来实现，電(diàn)阻和電(diàn)容可(kě)埋在表层下，单位面积上的走線(xiàn)密度会增加近一倍，因而可(kě)降低 PCB的體(tǐ)积。PCB 面积的缩小(xiǎo)对走線(xiàn)的拓扑结构有(yǒu)巨大的影响，这意味着缩小(xiǎo)的電(diàn)流回路，缩小(xiǎo)的分(fēn)支走線(xiàn)長(cháng)度，而電(diàn)磁辐射近似正比于電(diàn)流回路的面积；同时小(xiǎo)體(tǐ)积特征意味着高密度引脚封装器件可(kě)以被使用(yòng)，这又(yòu)使得连線(xiàn)長(cháng)度下降，从而電(diàn)流回路减小(xiǎo)，提高電(diàn)磁兼容特性。

6.4 其它可(kě)采用(yòng)技术

　　 為(wèi)减小(xiǎo)集成電(diàn)路芯片電(diàn)源上的電(diàn)压瞬时过冲，应该為(wèi)集成電(diàn)路芯片添加去耦電(diàn)容。这可(kě)以有(yǒu)效去除電(diàn)源上的毛刺的影响并减少在印制板上的電(diàn)源环路的辐射。

　　 当去耦電(diàn)容直接连接在集成電(diàn)路的電(diàn)源管腿上而不是连接在電(diàn)源层上时，其平滑毛刺的效果最好。这就是為(wèi)什么有(yǒu)一些器件插座上带有(yǒu)去耦電(diàn)容，而有(yǒu)的器件要求去耦電(diàn)容距器件的距离要足够的小(xiǎo)。

　　 任何高速和高功耗的器件应尽量放置在一起以减少電(diàn)源電(diàn)压瞬时过冲。

　　 如果没有(yǒu)電(diàn)源层，那么長(cháng)的電(diàn)源连線(xiàn)会在信号和回路间形成环路，成為(wèi)辐射源和易感应電(diàn)路。

　　 走線(xiàn)构成一个不穿过同一网線(xiàn)或其它走線(xiàn)的环路的情况称為(wèi)开环。如果环路穿过同一网線(xiàn)其它走線(xiàn)则构成闭环。两种情况都会形成天線(xiàn)效应(線(xiàn)天線(xiàn)和环形天線(xiàn))。天線(xiàn)对外产生EMI辐射，同时自身也是敏感電(diàn)路。闭环是一个必须考虑的问题，因為(wèi)它产生的辐射与闭环面积近似成正比。

结束语

　　 高速電(diàn)路设计是一个非常复杂的设计过程，ZUKEN公司的高速電(diàn)路布線(xiàn)算法(Route Editor)和EMC/EMI分(fēn)析软件(INCASES,Hot-Stage)应用(yòng)于分(fēn)析和发现问题。本文(wén)所阐述的方法就是专门针对解决这些高速電(diàn)路设计问题的。此外，在进行高速電(diàn)路设计时有(yǒu)多(duō)个因素需要加以考虑，这些因素有(yǒu)时互相对立。如高速器件布局时位置靠近，虽可(kě)以减少延时，但可(kě)能(néng)产生串扰和显著的热效应。因此在设计中，需权衡各因素，做出全面的折衷考虑；既满足设计要求，又(yòu)降低设计复杂度。高速PCB设计手段的采用(yòng)构成了设计过程的可(kě)控性，只有(yǒu)可(kě)控的，才是可(kě)靠的，也才能(néng)是成功的！